반도체 제조 공정(종합)

반도체는 400 ~ 500 단계의 공정을 거쳐서 만들어집니다. 그 중에서 주요 공정을 전공정과 후공정으로 나누어 살펴 보겠습니다. 전공정은 웨이퍼 위에 반도체 집적 회로를 각인하는 과정을 말합니다. 후공정은 웨이퍼 위에 각인된 반도체 집적 회로들을 낱개로 잘라 패키징하는 과정을 말합니다. 그림에는 각 공정들이 정확히 구분되어 순서대로 진행되는 것처럼 표현 되어 있지만 실제의 공정은 더 복잡하고 모호할 수 있습니다. 여기서는 각 공정들이 개념적으로 잘 구분이 되며 순차적으로 잘 진행이 된다는 가정을 하고 살펴 보도록 하겠습니다.

 

반도체 제조 공정

웨이퍼 공정

웨이퍼는 실리콘(Si), 갈륨 아세나이드(GaAs) 등으로 만든 얇은 판입니다. 이 얇은 판 위에 반도체 집적회로를 부착해서 반도체를 만듭니다.

반도체 웨이퍼 공정

웨이퍼를 만들기 위해서는 실리콘 원료를 뜨거운 열로 녹인 후, 이것을 굳혀서 실리콘 기둥을 만듭니다. 이것을 잉곳(Ingot)이라 부릅니다. 잉곳을 다이아몬드 톱으로 자르고, 표면을 연마액과 연마 장비로 매끄럽게 갈아내면 웨이퍼가 만들어 집니다. 이 상태의 웨이퍼를 베어 웨이퍼(Bare wafer)라 부릅니다.

산화 공정

산화공정은 웨이퍼에 앏은 산화규소(SiO2) 막을 입히는 공정입니다. 산화막은 웨이퍼 위에 그려지는 배선이 합선이 되지 않도록 해주는 절연막 역할, 공정시 발생하는 불순물로부터 실리콘 표면을 보호하는 역할 등의 보호막 역할을 합니다. 

 

반도체 산화 공정

산화막을 생성하는 방식은 열을 통한 열산화 방식, 플라즈마 보강 화학적 기상 증착 방식(PECVD), 전기 화학적 양극 처리 방식 등 많은 방식이 있습니다. 이 중 800~1200°C의 고온에서 산화막을 생성시키는 열산화 방식이 가장 보편적으로 사용됩니다. 열산화 방식은 다시 건식산화와 습식산화로 나뉘는 데, 다음과 같은 특징이 있습니다.

 

건식산화(Dry Oxidation)	습식산화(Wet Oxidation)
순수한 산소(O₂)만을 사용	산소(O₂)와 수증기(H₂O)
산화막 생성 시간 오래 걸림	산화막 생성 시간 짦음
생성된 산화막이 얇은 반면 밀도가 높아 전기적 특성이 좋음	생성된 산화막이 건식 산화막에 비히 5~10배 두꺼우나 밀도는 낮아 전기적 특성이 상대적으로 떨어짐
시간이 오래 걸리더라도 얇고 전기적 특성이 좋은 산화막 생성 시 사용	산화막 밀도나 전기적 특성보다는 짧은 시간에 산화막을 생성할 때 사용

노광(Photo) 공정

포토 공정은 산화처리된 웨이퍼 위에 반도체 회로를 그려넣는 공정입니다. 먼저 웨이퍼 산화막 위에 감광액(Photo Regist)을 도포합니다. 그리고 회로 패턴이 그려져 있는 마스크(Photo Mask)를 대고 빛을 쏘여 줍니다. 그러면 빛을 받은 감광액 부분의 성질이 변화되는 데 이때 현상액을 뿌려 불필요한 감광액 부분을 제거해서 회로 패턴을 완성합니다.

반도체 노광 공정

보다 집적도가 높은 반도체를 제조하기 위해서는 노광 공정에서 보다 미세한 회로를 그릴 수 있어야 합니다. 그래서 7나노 이하의 반도체 공정에서는 극자외선을 사용하는 EUV 장비를 사용합니다. EUV 노광 장비는 네덜란드의 ASML이 독점적으로 생산하고 있는 고가의 장비입니다. 하지만 삼성전자나 대만의 TSMC가 미세공정을 위해 이 고가의 장비를 경쟁적으로 구매하고 있어서 이러한 기사가 신문에 심심치 않게 보도되는 것을 볼 수가 있습니다.

ASML EUV 노광 장비

식각(Etch) 공정

식각공정은 노광 공정을 통해 웨이퍼에 각인된 회로 패턴 중에 필요한 부분만 남기고 불필요한 부분을 깎아 내는 공정입니다. 먼저 감광액이 없는 부분의 산화막을 깎아내고, 최종적으로는 감광액을 제거해서 회로 패턴의 산화막만 남도록 합니다. 이때 99.999% 이상의 고순도의 불화수소(HF)가 사용됩니다. 반도체 공정에서 가장 까다로운 공정으로 얼마나 얇고 깊게 깍아 낼 수 있는 지가 반도체 회사의 기술력을 판가름하는 중요한 기준이 되기도 합니다.

반도에 식각 공정

식각 방식은 습식 식각 방식과 건식 식각 방식이 있습니다. 반도체 제조 공정이 미세화 되면서 최근에는 건식 식각 방식이 대부분 사용되고 있습니다. 두 식각 방식의 특징은 다음과 같습니다.

 

습식 식각(Wet Etching)	건식 식각(Dry Etching)
용액의 화학적 반응을 통해 식각	기체.이온의 물리적/화학적 반응을 통해 식각
저비용	고비용
단순한 공정	복잡한 공정
빠른 속도	느린 속도
낮은 정밀도	높은 정밀도

이온주입(Ion implant) 공정

이온주입 공정은 부도체인 실리콘 웨이퍼에 불순물을 주입해서 반도체적인 전기적 성질를 부여하는 공정입니다. 인(P), 비소(As), 붕소(B) 등의 원소를 이온화 해서 고 에너지 이온 빔으로 가속화 시켜 웨이퍼에 주입한 후 고온 열처리를 하여 웨이퍼 내부로 확산 시키는 방법으로 진행합니다.

반도체 이온주입 공정

증착(Deposition) 공정

1마이크로미터(μm) 이하의 얇은 막을 박막(thin film)이라고 하는 데, 이 박막을 입히는 공정을 증착(Deposition)이라고 합니다. 일반적으로 반도체는 여러 겹의 회로 층(layer)으로 이루어 집니다. 박막은 이러한 회로 층간에 반복적으로 존재하며, 각 박막은 회로 층간을 연결하거나 또는 반대로 분리하는 역할을 하게 됩니다. 층과 층사이 전기 신호를 연결해 주는 역할을 하는 박막을 전도막(금속막)이라 하고, 층과 층 사이를 분리하는 역할을 하는 박막을 절연막이라 합니다.

반도체 증착 공정

박막을 증창 방법에 따라 물리적 기상증착법(PVD, Physical Vapor Deposition)과 화학적 기상증착법(CVD, Chemical Vapor Deposition)으로 나눕니다.  각 증착 방법은 특장점이 있지만, 반도체 공정에서는 화학적 기상증착법(CVD)이 주로 사용됩니다.

 

	물리적 기상증착법(PVD)	화학적 기상증착법(CVD)
특징	- 물리적인 힘에 의해 박막 증착 - 주로 금속 박막 증착에 사용	- 반응기체의 화학적 반응에 의해 박막 증착 - 도체, 부도체, 반도체 등 모두 사용 가능
장점	- 저온공정, 안정적 - 고품질 박막에 유리 - 불순물 오염정도가 낮음(진공상태)	- 박막 접합성 좋음 - 비교적 저렴한 장비 - 박막 품질 및 도포성 우수
단점	- 박막 접합성 나쁨 - 고가의 장비 필요	- 고온공정이기 때문에 소재 제한 - 불순물 오염 정도 높음

반도체 제조사들이 동일한 면적에 최대한 많은 회로층이 집적되도록 하기 위한 경쟁을 하고 있기 때문에, 얼마나 얇고 균일한 박막을 증착할 수 있느냐는 반도체 제조 공정에서 중요한 기술 중의 하나입니다. 

금속배선 공정

금속배선 공정은 웨이퍼 위에 각인된 회로 패턴의 전기가 통해야 하는 부분에 금속선을 연결하는 공정입니다. 금속으로는 알루미늄(Al), 티타늄(Ti), 텅스텐(W), 구리(Cu) 등을 주로 사용합니다. 금속배선 공정은 앞에서 살펴본 또하나의 증착 공정에 해당합니다. 따라서 금속을 웨이퍼에 부착하는 방법은 앞서 살펴본 물리적 기상증착법(PVD)과 화학적 기상증착법(CVD) 등의 증착 방법을 그대로 사용합니다. 반도체 제조 공정이 미세화 됨에따라 요즘은 화학적 기상증착법(CVD)가 주로 사용됩니다.

반도체 금속배선 공정

 

연마(CMP, Chemical Mechanical Polishing) 공정

웨이퍼 위에 증착된 박막들을 화학적 작용과 물리적 작용을 통해서 평탄화 또는 제거 해 주는 공정입니다. 연마 공정은 웨이퍼 위에 박막을 쌓아 올릴 때마다 진행되는 작업입니다. 쌓아 올린 박막에 따라 연마 목적과 연마 방법이 달라 집니다. 다음은 다양한 연마 목적과 연마 방법을 정리한 표입니다.

 

목적 구분	공정 구분	설명	기능구분
소자분리	STI CMP (Shallow Trench Isolation)	- 각 소자간 분리를 위한 CMP - 가장 정밀한 평탄도 조절 필요	Oxide CMP
막질 평탄화	ILD CMP (Inter Layer Dielectric)	- 소자영역과 금속배선간 절연막 평탄화
	Full ILD CMP
	IMD CMP (Inter Metal Dielectric)	- 금속배선 층간 절연막 평탄화
금속배선	Poly CMP	- B/L 또는 Cell Contact Pad Ploy CMP	Poly CMP
	Plug(Cnt, Via) CMP	- 소자/배선간 또는 금속층간 배선	Metal CMP
	Damascene CMP	- 금속배선 형성
Buffing	Gate Buffing CMP	- Gate Roughness 개선	Poly CMP
	Buffing CMP	- Defect 개선	Oxide/Metal CMP

세정(Cleaning) 공정

세정 공정은 반도체 제조 공정을 진행하면서 웨이퍼 표면에 남는 잔류물을 제거하는 공정입니다. 잔류물을 제거하지 않으면 최종적으로 완성된 반도체의 성능과 신뢰성에 치명적인 악영향을 끼치게 되므로 세정은 중요합니다. 세정 공정은 400~500개의 전체 공정 중 15% 정도를 차지하는 중요한 공정으로, 반도체 제조 공정이 정밀화 될 수록 세정의 중요성이 더욱 커지고 있습니다.

웨이퍼 위의 잔류물은 다양 하지만 크게 5가지 정도를 들 수 있습니다

• 노광 공정 후 남은 감광액(PR, Photo Regist) 찌꺼기
• 식각 공정 후 남은 산화막 찌꺼기
• 공중의 부유물이 내려 앉은 파티클
• 앞 공정에서 사용된 유기물과 금속성 잔류물
• 세정 공정 시 2차적으로 반응하여 붙어 있는 화학물질

세정 방식에는 습식 세정과 건식 세정이 있습니다. 잔류물의 종류에 따라 적절한 세정 방식이 선택되어 집니다. 요즘은 건조 과정을 거쳐야 하는 습식 세정보다는 건식 세정을 선호하는 경향이 있으나 습식 세정이 꼭 필요한 경우도 있습니다. 다음은 다양한 세정 방식을 정리한 표 입니다.

 

구분	세정 방법	대상 잔류물
습식 세정	과산화수소 + 암모니아	파티클, 유기 잔류물 제거
	과산화수소 + 염산	금속 잔류물 제거
	과산화수소 + 황산	유기 잔류물 제거
	인산	질화막 제거
	불산(불화수소)	산화막 제거
건식 세정	레이저	무기 잔류물 제거
	드라이아이스	파티클, 유기 잔류물 제거
	자외선	유기 잔류물 분해
	플라즈마	유기 잔류물, 금속 잔류물, 자연 산화막 제거
	아르곤 에어로졸	파티클 제거, 박막 손상 방지, 구리 부식 방지

EDS 공정

EDS(Electrical Die Sorting) 공정은 반도체 칩 패키징 공정 전에 웨이퍼 상의 반도체 칩들의 품질을 테스트 하는 공정입니다. EDS 공정은 다음과 같은 목적을 위해 실행합니다. 이를 통해 패키징 공정에서 불량품에 대한 불필요한 작업을 미연에 방지하고자 하는 것입니다.

• 웨이퍼 상의 반도체 칩들의 불량품 선별
• 불량 칩 중 수선 가능한 칩의 수선
• 수선의 불가능한 칩 파기

EDS 공정 안에는 세분화된 여러 공정들이 포함되어 있지만, 크게 다음과 같이 4단계로 구분합니다.

 

반도체 EDS 공정 4단계(출처:삼성전자)

패키징 공정

패키징 공정은 웨이퍼 위의 반도체 칩들을 하나하나 잘라내고, 외부와 전기 신호를 주고 받을 수 있는 길을 내 주고, 외부 충격에 파손되지 않도록 포장을 하는 공정입니다. 패키징 공정은 반도체 칩의 접점과 캐리어(리드프레임 또는 PCB)의 접점을 연결하는 방식에 따라 와이어링 방식과 플립칩 방식으로 나눕니다. 와이어링 방식은 접점 사이를 금속 선을 사용해서 연결하는 방식이고, 플립칩 방식은 접점 사이를 금속 돌기(Bump)를 사용해서 연결하는 방식입니다.

 

금선 연결 방식에 따른 패키징 구분(출처:SK하이닉스)

패키징 공정은 일반적으로 다음 표와 같은 작업 단계을 거치게 되는 데, 접점 연결 방식이 와이어링 방식이냐 또는 플립칙 방식이냐에 따라 작업 과정이 달라 집니다.

 

단계	작업 설명	와이어링 방식	플립칩 방식
웨이퍼 절단 (Wafer Sawing)	웨이퍼에서 다이아몬드 톱이나 레이저 광선을 이용해서 칩들을 잘라내는 작업입니다. 낱개로 잘라진 각각의 칩을 베어칩(Bare Chip) 또는 다이(Die)라고 부릅니다.	●	●
칩 접착 (Die Attach)	절단된 칩을 리드프레임 또는 PCB(Printed Circuit Board) 기판에 물리적으로 접착하는 작업입니다.	●
선 연결 (Wire Bonding)	반도체 칩의 접점과 리드프레임 또는 PCB 기판의 접점을 금속선을 사용해서 연결하는 작업입니다.	●
돌기 부착 (Bump Attaching)	반도체 칩의 접점에 금속 돌기를 부착하는 작업입니다.		●
성형 (Molding)	열, 습기, 물리력 등으로 부터 반도체 칩을 보호하고, 원하는 외향을 갖도록 화학 수지, 금속, 세라믹 등을 이용해 모양을 잡고 밀봉을 하는 작업입니다.	●	●

반도체의 용도가 다양해 지고, 반도체 칩의 집적도와 복잡도가 높아짐에 따라 패키징 기술 역시 반도체 핵심 기술 중에 하나가 되었으며 다양한 패키징 기술들이 개발되고 있습니다. 다양한 패키징 기술들은 여기서는 생략하지만 기회가 되면 별도의 페이지에서 살펴 보도록 하겠습니다.

 

반도체 패키징 기술

패키지 테스트 공정

패키지 테스트 공정은 반도체 완제품 완성 후,  출하전에 불량여부를 선별하기 위해 최종적으로 진행하는 테스트 공정입니다. 반도체를 테스트 장비(Tester)에 넣고 다양한 조건의 전압, 전기신호, 온도, 습도 등을 가하면서, 반도체가 해당 조건별로 어떤 전기적 특성, 기능적 특성, 동작 속도 등을 보이는 지를 측정합니다.  이 결과를 분석해 양품(Go)과 불량품(No-Go)을 판정하게 되고, 결과를 제조공정과 조립공정에 피드백함으로써 품질 개선에도 기여하게 됩니다. 패키지 테스트에는 다음과 같은 기능 테스트들이 포함됩니다.

 

구분	설명
DC Test (DC Parametric Test)	개별 Tr(Transistor)에 전기적 특성을 측정하는 EPM(Electrical Parameter Measurement)를 진행해 칩내 개별 Tr들이 제대로 동작하는 지 여부를 검사합니다.   - 구조물들의 Open 혹은 Short 여부   - 단자 간 누설전류 발생 여부   - 여러 종류의 입력/출력 전압들이 허용 벙위 내인지 여부
Function Test	단일 소자가 아닌 여러 소자(Column/Row, Block)에 대해 다양한 종류의 테스트용 전기신호 패턴(Vector Data)를 주입해 소자들간 간섭현상이나 누설전류 등의 오류 없이 제대로 동작하는 지 여부를 검사합니다.
AC Test	시간변수에 따른 입력이 주어졌을 때 Signal의 Set-up Time, Hold Time 등의 Timing 관련 사항을 주로 점검합니다. 이를 통해 제품의 동작시간을 측정하고, 제품을 동작시간별로 분류합니다.